加法器實驗報告

時間：2020-10-06 19:12:47 報告我要投稿

加法器實驗報告

　　篇一：加法器實驗報告

加法器實驗報告

　　實驗 _＿一＿＿

　　【實驗名稱】

　　1位加法器

　　【目的與要求】

　　1. 掌握1位全加器的設計 2. 學會1位加法器的擴展

　　【實驗內容】

　　1. 設計1位全加器

　　2. 將1位全加器擴展為4位全加器 3. 使4位的全加器能做加減法運算

　　【操作步驟】

　　1. 1位全加器的設計

　　（1）寫出1位全加器的真值表

　　（2）根據真值表寫出表達式并化簡

　　（3）畫出邏輯電路

　　（4）用quartusII進行功能仿真，檢驗邏輯電路是否正確，將仿真波形截圖并粘貼于此

　　（5）如果電路設計正確，將該電路進行封裝以用于下一個環節 2. 將1位全加器擴展為4位全加器

　　（1）用1位全加器擴展為4位的全加器，畫出電路圖

　　（2）分別用兩個4位補碼的`正數和負數驗證加法器的正確性（注意這兩

　　個數之和必須在4位補碼的數的范圍內，這兩個數包括符號在內共4位），用quartusII進行功能仿真并對仿真結果進行截圖。

　　3. 將4位的全加器改進為可進行4位加法和減法的運算器

　　（1）在4位加法器的基礎上，對電路進行修改，使該電路不僅能進行加

　　法運算而且還能進行減法運算。畫出該電路

　　（2）分別用兩個4位補碼的正數和負數驗證該電路的正確性（注意兩個

　　數之和必須在4位補碼的數的范圍內），用quartusII進行功能仿真并對仿真結果進行截圖。

　　【附錄】

　　篇二：加法器的基本原理實驗報告

　　一、實驗目的

　　1、了解加法器的基本原理。掌握組合邏輯電路在Quartus Ⅱ中的圖形輸入方法及文本輸入方法。

　　2、學習和掌握半加器、全加器的工作和設計原理

　　3、熟悉EDA工具Quartus II和Modelsim的使用，能夠熟練運用Vrilog HDL語言在Quartus II下進行工程開發、調試和仿真。

　　4、掌握半加器設計方法

　　5、掌握全加器的工作原理和使用方法

　　二、實驗內容

　　1、建立一個Project。

　　2、圖形輸入設計：要求用VHDL結構描述的方法設計一個半加器

　　3、進行編譯，修改錯誤。

　　4、建立一個波形文件。（根據真值表）

　　5、對該VHDL程序進行功能仿真和時序仿真Simulation

　　三、實驗步驟

　　1、啟動QuartusⅡ

　　2、建立新工程 NEW PROJECT

　　3、設定項目保存路徑＼項目名稱＼頂層實體名稱

　　4、建立新文件 Blok Diagram/Schematic File

　　5、保存文件FILE /SAVE

　　6、原理圖設計輸入

　　元件符號放置通過EDIT_>SYMBOL 插入元件或點擊圖標

　　元件復制

　　元件移動

　　元件轉動

　　元件刪除

　　管腳命名 PIN_NAME

　　元件之間連線（直接連接，引線連接）

　　7、保存原理圖

　　8 、編譯：頂層文件設置，PROJECT_>Set as Top_Level

　　開始編譯 processing_>Start Compilation

　　編譯有兩種：全編譯包括分析與綜合（Analysis&Synthesis）、適配(Fitter)、編程（assembler）時序分析（Classical Timing Analysis）4個環節，而這4個環節各自對應相應菜單命令，可單獨發布執行也可以分步執行

　　9 、邏輯符號生成 FILECreat/_update_>create Symbol File forCurrent File

　　10 、仿真

　　建立仿真wenjian

　　添加需要的輸入輸出管腳

　　設置仿真時間

　　設置柵格的大小

　　設置輸入信號的波形

　　保存文件，仿真

　　功能仿真：主要檢查邏輯功能是否正確，功能仿真方法如下：

　　1TOOL/SIMULATOR TOOL,在SIMULATOR MODE下選擇 Functional,在SIMULATION INPUT欄中指定波形激勵文件，單擊Gencrator Functional Simulator Netist,生成功能仿真網表文件。

　　四、實驗現象

　　任務1 : 邏輯符號生成

　　任務2：采用基本邏輯門電路設計，異或設計半加器

　　任務3、全加器設計

　　邏輯符號：

　　原理圖：

　　結果：

　　任務4、用半加器，設計全加器

　　五、實驗體會

　　通過這次實驗，初步熟悉了VHDL語言的原理圖設計輸入。

【加法器實驗報告】相關文章：

實驗報告范文01-20